高速數位電路設計技術探討[转]

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宏碁電腦桌上型電腦研展處工程師

■蘇家弘

電腦的速度越來越快，工程師也遇到愈來愈大的挑戰。年底英代爾（Intel）將推出晶片組440BX，將主機板上的時脈從66MHz推進到100MHz。對於眾多主機板的研發工程師而言，這種高速不啻是惡夢般的挑戰。但這不只在主機板業，所有數位電子業都面臨這種速度的競賽。

關於高速數位電路的電氣特性，設計重點大略可分為三項：正時（Timing ）、信號品質（Signal Quality）與電磁干擾（EMI）的控制。在正時方面，由於數位電路大多依據時脈信號來做信號間的同步工作，因此時脈本身的準確度與各信號間的時間差都需配合才能正確運作。在高速的世界裡，時間失之毫釐差以千里，嚴格的控制線長，基版材質等都成為重要的工作。在信號品質方面，高速電路已不能用傳統的電路學來解釋。隨著頻率變高，信號線長已逐漸逼近電磁波長，此時諸如傳輸線原理（Transmission Line）的分佈電路（Distribute circuit）的概念，需加以引進才能解釋並改進信號量測時所看到的缺陷。在電磁干擾方面，則需防範電路板的電磁波過強而干擾到其他的電器用品。本文將依序介紹這些設計上的重點。

正時(Timing)
如圖1，來源（source）晶片（A）發出一個時脈長度（T）的信號a給目標（target）晶片B。對A的內部機制而言，他發出或收起信號a是在時脈上昇一段時間之後，這就是有效持續時間（valid delay）。在最壞的情形下，a信號只能持續T-(Tmax-Tmin)的時間。而B晶片，必須在這段持續時間內讀入a，那就必須在時脈B上昇之前，a已存在一段設置時間（setup time），在上昇之後，再持續一段保存時間（hold time）。

要考慮的有以下幾點：

1.A與B所收到的時脈信號CLK_A與CLK_B是否不同步？亦即是否有時脈歪斜（clock skew）的現象。

2.信號a從A傳至B所用的傳導時間（flight time）需要多少？

3.時脈本身的不穩度（clock jitter）有多少？我們所設計的設置時間與保存時間能否容忍這個誤差？

傳輸速度的計算
就1、2兩點，我們都必須計算信號在電路板上的傳導速度才行，但這又和許多係數息息相關，包括導體（通常為銅箔）的厚度與寬度，基板厚度與其材質的電介係數（permittivity）。尤其以基板的電介係數的影響最大：一般而言，傳導速度與基板電介係數的平方根成反比。

　

以常見的FR-4而言，其電介係數隨著頻率而改變，其公式如下：

ε=4.97-0.257log

但須注意，此處的參數f不是時脈的頻率，而是信號在傅立葉轉換後所佔的頻寬。

以PentiumⅡ的時脈信號為例，其上昇或下降緣速率典型值約在2V/ns,對2.5V的時脈信號而言，從10%到90%的信號水平約需1ns的時間，依公式：

BW=0.35/T

可知頻寬為350MHz。代入公式可知電介係數大約是4.57。

如果傳導的是兩片無窮大的導體所組成的完美傳輸線，那麼傳輸的速度應為亦即 1.38xm/sec，或者5.43 inch/ns。

但對電路板這種信號線（trace）遠比接地層要細長的情況，則可以用微條（microstrip）或條線（stripline）的模型來估算。對於走在外層的信號線，以微條的公式：

inch/ns

可得知其傳輸速度約為6.98 inch/ns。

對於走在內層的信號線，以條線的公式：

inch/ns

可得知其傳輸速度約為5.50 inch/ns。

除此之外，也不要忽視貫穿孔（via）的影響。一個貫穿孔會造成24 ps左右的延遲。貫穿孔的模型請參考本文後的小附記。

至於各時脈，如CLK_A與CLK_B之間的時間差，可以在時脈產生器的說明書中查到。以PentiumⅡ的規範而言，主匯流排（host bus）上的時脈理論上都必須同時到達各元件；若有時脈不穩，單一時脈而言必須在250 ps內。因此在最壞的情況下，信號設置時間與保存時間需再保留500 ps的餘裕。

舉例而言，時脈產生器到晶片A的時脈線長為12 inch，並打了4個貫穿孔；到B為7 inch，沒有貫穿孔，則兩者之間的時脈歪斜為(12-7)/6.98+0.024×4=0.81 ns。再加上時脈產生器的時脈不穩，兩者之間的時脈歪斜最大可到1.31ns。信號傳導時間也可以用相同的原理算出。至於信號的設置時間與保存時間，則可以在晶片的說明書中查到。

至此，可以歸納出關於正時方面的設計重點：

a.在設計時，計算電路板上的傳導速度，來估算信號的傳導時間與時脈歪斜的程度。配合晶片說明書上信號有效持續時間的規格，即可估計出是否合乎信號設置時間與保存時間的要求。

b.電路板製作完成後，實際測量設置時間與保存時間是否合乎要求。若能再保留時脈不穩度所需的餘裕，即可萬無一失。

信號品質
比起類比信號，數位信號對雜訊的抵抗能力較強，只要電位水平在一定範圍，就能正確判斷出0與1。但隨著電路速度愈來愈快，信號品質愈來愈難以確保。如圖2，信號的過高（overshoot），過低（undershoot）可能造成目標（target）晶片的損壞，振鈴波（ringback）與矮化波（runt）（見圖12）一旦使電位水平落入0與1之間的灰色地帶，便可能造成0與1的誤判。造成這些信號不穩的原因很多，以下將一一簡述。

阻抗不匹配
分佈電路
在高速電路的世界裡，因操作頻率的升高，波長相對變短。當波長與線路的長度接近到相近的數量級之內時，我們開始必須把信號當成電磁波的波動來看。也可以說，從集成電路（lump circut）的領域進入分佈電路（distribute circuit）的領域，否則將有許多的信號變化無法獲得正確的解釋。

那麼，頻率要高到多少才需用電磁學的理論，如傳輸線原理，來解釋電路呢？這沒有一個一定的標準。不過，有一個評判標準我覺得很適合工程師使用：在信號上昇（下降）緣的變化時間內，信號若未能傳至彼端再反射回來，則需考慮電磁波的效應。以PentiumⅡ時脈產生器的例子而言，它的上昇時間約為1ns，在6.98 inch/ns的速度下這段時間可走6.98 inch。因此當線長超過3.49 inch時，不以傳輸線的角度來看待這條時脈信號線是不行的。

在傳輸線的世界裡，最重要的就是一句話：阻抗匹配。如圖3，信號的輸出阻抗為ZG，負載為ZL，傳輸線特性組特性阻抗（intrinsic impedance）為Z0，則ZG=Z0=ZL便是阻抗匹配。

阻抗不匹配又會如何呢？我們回想國中的物理學，光從空氣進入水中，是不是會有部份能量反射，部份穿透？傳輸線的現象也很類似。以負載端而言，當Z0=ZL，所有傳輸線上的能量與信號會完完全全的送至負載端；若不然，便會有部份的能量反射回輸出端。被反射的比例為，詳細的推導過程可在電磁學的課本中查到。

阻抗的計算
至於傳輸線的特性阻抗與負載的阻抗該如何計算呢？對完美的傳輸線模型，如兩面相對的無窮大導電板，其特性阻抗為。在高頻的情況下，電阻（R）與電導（G）的因素可被忽略，因此特性阻抗為 。

舉例來說，一般的印刷電路板，電感為500nH/m，電容為100pF/m，此時 Z0=√500nH/100pF=70.7ohm。

又如：DIMM上每1.35cm有一顆記憶體，其輸入腳之輸入電容為4pF,則其電容為（4/1.35）pF/cm=296 pF/m。加上原先電路板的100pF，共396pF。故其阻抗約為 √500nH/396pF=35.5ohm。同時我們也注意到，記憶體的密度愈高，特性阻抗愈低。

至於微條電路的特性阻抗為 87/√ε+1.41 ln(5.98h/0.8w+t)，對於如圖4的四層板而言，線寬6mils則特性阻抗為55.0ohm，8mils為45.9ohm，10mils為38.7ohm。

瞭解了線路上阻抗的計算方法後，現在讓我們來看看阻抗不匹配所造成的後果。以記憶體控制線緩衝器而言，其輸出為42mA。標準值的1.5倍，即63mA，為其驅動能力。在一般的定義下，OL=0.4V，因此其等價輸出阻抗為0.4V/63mA=6.35ohm。假設輸出阻抗不隨著電流大小而改變，且負載端不加任何元件，亦即為開路，則在信號線特性阻抗為55ohm的情況下，晶片輸出端的反射係數：(6.35-55)/(6.35+55)=-0.79。無窮大負載端的反射係數為1。則可看到波形如圖5。

終端(termination)
我們可以看到在負載端的波形散亂異常，有80%的overshoot，和62%的振鈴波。解決辦法在於使輸出端或負載端達到阻抗匹配。例如，在靠近晶片輸出腳處串上48.7ohm的電阻，使其輸出阻抗達到55ohm。此稱為來源終端法（source termination ），其波形如圖6。

或在負載端並聯55ohm的電阻，使其阻抗匹配，稱為分路（shunt）終端法，其波形如圖7。

其中以輸出端串聯電阻的方式可達到1的信號水平，又不似分路終端法會消耗相當多的額外功率，最被廣泛使用。

來源終端的延遲效果
但來源終端法延遲信號之副作用較大：假設為了輸出端阻抗匹配而串上48.7 ohm的電阻，在負載端則接上有8顆記憶體的DIMM。那麼從這4pF×8的電容負載向信號來源端看去，是55 ohm的阻抗，因此這個RC電路有著信號上昇時間2.2Z0C =3.87ns 。原有的信號上昇時間若為1ns，則總和上昇時間成為，共增加了3.0ns的上昇時間。因此在實務上，為了正時上的考慮，不見的會使用符合阻抗匹配的電阻值，而使用較小的值。如圖8，為了推動負載較重的DIMM，電阻值降到22ohm，RAS與CAS的設置時間仍只不到規範3.0ns，相當的危險。電阻值降到0ohm，如圖9，RAS與CAS的設置時間才達到4ns，但此時CAS的overshoot卻升到了4.0V。此時研發工程師便需在信號品質與正時之間取個中庸值，使得最多種類的DIMM能正常的運作。\r

不同種類的終端方法
除了來源終端法和分路終端法，另有特維寧（Thevinin）終端法、二極體終端法（diode clamping）、交流終端法（AC termination），如圖10所示。特維寧終端比起分路終端法消耗更多的電流，但能建立直流分壓點（DC bias），是其優點。二極體終端法也可過濾overshoot和undershoot，且消耗較少的電流。交流終端法可控制overshoot與突波（spike），電阻選在信號現特性阻抗值Z0，而電容值則選在πfZ0附近，使欲過濾之頻率的雜訊視之如短路。

走線的拓蹼
此外，若是在信號線上有多個負載，應盡可能減短分支短根（stub）的長度。因為分支愈長，可能阻抗不匹配造成的反射就愈大。採用雛菊鍊（daisy chain）的方式，如圖11，可以避免複雜的多重反射。

電流開關雜訊
現代的晶片所耗的電流都十分驚人，因此在內部的功能或信號的開關之間，常引起電源的不穩定。而這種不穩定的問題，可分做兩方面來談：

A 因為開關的速度太快，使得在遠方的電流供應器無法及時供給適當的能量。此時解決之道是在晶片旁邊擺上電容來供應及時的電流。

B 因為晶片的電源或接地接腳有電感存在，因此在電流突然變化時，在接腳上將有壓差存在。如所示。在多條資料線從1變為0時，晶片組的接地腳上瞬間流過大量電流而造成的電位差。

此時晶片組接地已不是0伏，而造成信號上出現隆起小丘的現象，稱為觸地反彈（ground bounce），如圖12所示。其解決方式，是減少接腳的電感，如選擇BGA這種接腳極短的包裝；並在接地處多用幾個貫穿孔連接到地，以並聯減少電感。

選擇電容
假設我們現在的目標是在Intel 440LX晶片的記憶體資料線同時由0變成1時提供及時的電源，那麼我們該擺多大容值的電容？擺幾顆？

首先，我們假設我們對電壓的要求是不得落下額定電壓的5%以內，即3.3V×5% =0.165V。32條信號線同時動作時電流會變動44mA×32=1.344A。因此我們對電容陣列要求其阻抗最大不得超過0.165/1.344 =0.12ohm。

由於在高頻時電容包裝上接腳的電感有抵銷的作用，因此最好選擇短接腳的電容，如SMT電容等。但是貫穿孔的電感也會有妨礙作用：從晶片接到+3.3V，+3.3V接到旁路電容，再從旁路電容接到地，至少需要3個貫穿孔。從小附記裡貫穿孔的電感為1.09nH，總和至少是1.09×3=3.27nH。我們可以求得一個頻率值，超過此頻率將使阻抗值超過我們的要求0.12ohm：

公式：

　

接著，我們要求在5.84MHz的頻率下，電容陣列的總阻抗也不得超過0.12ohm。所以，我們所需要的總電容值就求出來了：

公式：

至於，這0.23uF要分成幾個電容呢？我們知道，當信號的上昇緣愈快，系統的電感就要愈小。資料線的上昇時間實測結果約在3ns左右。根據上昇時間的要求，可得到電感得最大限度：

公式：

故需要並聯：個電容，每個0.0077uF。

實務上，不見得正好有我們想要的電容值，也不見得有空間放得下那麼多顆電容。建議可以用0.1u和1000p兩顆電容一組，放上適當的數量。以這個例子而言，放上兩組，亦即0.1u與1000p各2顆應該是不錯的選擇。

電容擺設位置
那麼，電容需擺多近才有用？以時脈產生器的例子而言，其上昇緣時間為1ns，此段時間內信號行進距離為5.43inch。要能及時供應電源，一個大約的估算公式是L/12，亦即0.45inch，或1.15cm內的電容才能完全發揮作用。超過這個距離，則效用將會減弱。例如，距離成為兩倍的2.3cm，電容的作用將只剩1/8。

隔線干擾（cross talk）
在相鄰的兩條信號線上，一方的信號變化會感應至另一方，這就是隔線干擾。干擾的成因可看圖13，因為交流的迴流電流是透過接地層，並且是經過最靠近信號線的接地層來迴流。但迴流的電流並不只是在接地層的正下方，而是以比例的分佈。所以由於迴流電流的彼此干擾，信號上也顯出彼此干擾的情形。

減少隔線與接地層干擾的方法大概有下列幾種：讓走線層與接地層之間變薄，亦即減少D；增大信號線之間的間距，亦即增加H；或在信號線之間多拉上一條接地線，即守衛信號線（guard trace）。守衛信號線可以藉著增加信號迴流的途徑，來分散迴流電流。但值得注意的是，現在由於走線層與接地層之間的厚度已經普遍降的非常低，守衛信號線的作用相對減少。除非它與信號線靠的非常近，不然效果不會太大。

電磁干擾
只要有電流的來回流動，更精確的來說，是電子的加速度運動，就會產生電磁波，這種天線發射電波的現象是必然的。工程師的責任，是盡可能減少電路這種電磁波的發射源，並以通過諸如FCC的Class A或Class B之類的規範為目標。以下將介紹若干控制電磁干擾的觀念：

減小電流迴流圈（return loop）
多數的無線電頻率（radio frequency，RF）電磁干擾都是由於信號的迴流圈造成的，迴流圈愈大，電磁干擾就愈嚴重。電流自然是從來源晶片流至目標晶片的，但迴流電流則是由目標晶片經過接地層流回到來源晶片。對直流信號而言，迴流電流會走最短的直線回到目標晶片，但對高頻的交流信號而言，電感對阻抗的增加已遠大於電阻對阻抗的效應。這就是為什麼交流的迴流電流會經過最靠近信號線的接地層來迴流的原理：迴流圈愈小，電感愈小。

在一般的條件下，迴流電流會自動尋找最小的迴流圈；但如果在迴流路徑上的接地層被隔斷了，迴流圈將會變大，而電磁干擾也因此嚴重起來。

舉例而言，在圖14的情形：電流經由信號線由來源晶片流至目標晶片，但在迴流時，由於接地層被壕溝（moat）所隔開，因此造成迴流圈變大的問題。因此一般而言，信號線是禁止跨越接地層的壕溝的。

另一個減少電流迴流圈的應用，是在晶片的電源接腳旁接上旁路電容。由於晶片的工作頻率愈來愈高，在遠處的電源供應器無法及時供應足夠的電流，而造成電源上的高頻雜訊。若是能加上旁路電容，則這些高頻雜訊在旁路電容處就獲得了迴流的路徑，而減少了迴流圈。如圖15所示。

20H法則
在電路板的邊緣，由於電源層會與信號的能量相耦合，也會發射出電磁干擾。如圖16所示：電源層與接地層之間的電場在板邊突出，因而影響周邊也較嚴重，稱為邊緣效應（fringing）。

解決方法在於把電源層內縮，使得電場只在接地層的範圍內傳導，如圖17所示。

那麼要內縮多少呢？以一個H（0.12 inches）為單位，若是內縮20H則可以將70%的電場限制在接地層的邊緣內；內縮100H則可以將98%的電場限制在內。

要注意的是，在將電源層挖空之後，必須也把信號線移至電源層或接地層之內，以獲得較近的電流迴流路徑。

3W法則
有些訊號，尤其是固定週期的時脈訊號，帶有強烈的高頻成分。當它與其他信號線太靠近時，會將這些已達RF頻率的能量傳到其他的信號上，帶來EMI的困擾。尤其若是被感染的信號線接往I/O的連接頭時，這個問題就更加嚴重。

這個問題其實就是前一節所提的隔線干擾。對EMI而言，通常要求信號線中心對信號線中心的距離，維持3倍信號線寬度的距離，稱為3W法則，如圖18所示。

3W法則可保持70%的電場不互相干擾。若要達到98%的電場不互相干擾，可使用10W的間距。

濾波電容與電感
為了去除信號上高頻成分對EMI的不良影響，工程師常在信號線上加上濾波用的電容與電感。通常而言，並聯旁路電容可去除I/O連接頭與信號線上的差動模式（differential-mode）RF電流；串聯電感則可以去除信號線上的共通模式（common-mode）RF電流。

值得注意的是，這些濾波電容與電感除了濾去高頻雜訊外，也會濾去信號的高頻部份，使得信號的上昇時間與下降時間變慢。因此最大多數是應用在信號頻率不高，但EMI問題最容易凸顯的I/O信號線部份。

　

電源層與接地層的隔離（isolation）
由於電路板上有速度高的主匯流排，記憶體等等的線路，也有速度不快的傳統I/O線路，因此常常將慢速的部份，尤其是會將雜訊從I/O纜線帶出的I/O部份與其他部份相隔離。

常見的作法，是以至少50mils寬的壕溝將兩邊的電源層與接地層相隔離，只留一小截的通道與主要的電源層和接地層連接。I/O信號線便從這通道的上方通過，以避免跨越壕溝增大電流迴流圈的問題。如圖19所示。

實際上，也有把所有靠近連接頭的電源層與接地層全部挖空的作法；此時電源與接地就以拉信號線般的方式從內側接到連接頭。

結論
數位電路的設計，若能從佈局（layout）階段就謹慎的規畫，測試時又能對重要信號詳細測量，相信做出一塊跑得穩的板子不是問題。記住一些基本觀念，如減少電源路徑的阻抗、讓信號現阻抗匹配、盡量讓信號線之間的間距加大、盡量讓信號線走直走短（除非有正時的考量）等等，就不會犯下太大的失誤。

小附記：貫穿孔的影響

貫穿孔的影響可分為兩方面：它的電容效應會延遲信號0與1之間的變化，也因此增加信號的傳導時間。它的電感效應則會削弱，如旁路電容（bypass capacitor）的效用。

如圖20，對一個接地層清除（clearance）區域為56mils，錫墊（pad）直徑為28mils，本身直徑為16mils的貫穿孔而言，其電容依公式：

為0.41pF。

對6mils寬的信號線而言，阻抗約為55.0ohm，會延遲信號1.1CZ0約為24.8ps。

其電感依公式：

為1.09nH。對多數的應用而言，這樣的電感還不至於造成太大的影響，但旁路電容若是接到電源層與接地層各需一個貫穿孔，其影響又會加倍。無論如何，盡量將旁路電容靠近需穩壓的元件，並盡量多打幾個貫穿孔以減少阻抗是正確的作法。

貫穿孔的電流承受量也是有限，大抵在0.5A到1A左右。建議大家還是用保守的0.5A來估計比較保險。